ArchiLens

让 AI 画硬件架构图时，模块名拼错、连线不存在、行号瞎编往往藏在看起来很专业的图里，等和代码对不上时已经进了文档和评审。ArchiLens 把「生成」改成「转录」：图中每个节点与连线只能来自对 Verilog/SystemVerilog 源码树的机械扫描，并强制携带 file:line 证据；交付前再用全新扫描逐项复核，对不上就由机器以退出码拒交，而不是依赖模型的自觉。

插件提供 scan、derive、verify、deliver 流水线：默认优先走 RTLens 证据后端，不可用时显式降级并三处可见标注；verify 输出 backed / disclosed / unbacked / broken 四态与幻觉风险指标；deliver 一次产出交互 HTML、独立 SVG、带行号链接的 wiki 索引与机器可读回执。还支持 GitHub 直达成图（search/gh）、双引擎交叉核对，以及 DSH 一条命令安装的技能形态。

适合需要在 RTL 项目里交付可溯源拓扑图、文档或评审材料的硬件工程师、验证与架构同学，以及希望 agent 出图前先过证据门禁的团队。若你只需要通用架构图、时序图或 Mermaid，应使用 archify；信号级事实与层次查询仍以 RTLens 为准，本插件专注拓扑交付物与反幻觉门禁。